Acelerador de hardware em FPGA para inferência em redes neurais artificiais

Abstract

A era da informção traz uma série de novas demandas: aumento no poder computacional bruto, computação ubíqua e inteligência artificial são alguns exemplos. A melhoria de desempenho é alcançada por meio de otimizações de hardware para problemas específicos. E nesse sentido que o presente trabalho visa construir um acelerador de hardware para o algoritmo de inferência em redes neurais artificiais. A arquitetura é customizável em parâmetros como número de núcleos de processamento, onde variáveis de customização podem ser facilmente modificados em tempo de síntese alterando os parâmetros definidos com uso da linguagem de descrição de hardware SystemVerilog. O acelerador possui memórias internas que possibilitam salvar pesos sinápticos, entradas, saídas e dimensões das camadas das rede que podem ser escritas por um dispositivo mapeado de memória. As funções de ativação podem ser escolhidas dentre três implementadas em hardware e quatro por aproximação linear em LUT, que podem ser programadas em tempo de execuçãoo. O design possui três estágios de pipeline e data forwarding. A arquitetura foi submetida a testes de simulação e acurácia em comparação com um modelo padrão e foi verificada com métricas de cobertura de código. Uma análise sobre a performance em ciclos de clock e frequência máxima para uma tecnologia de referência tamb´em foram disponibilizadas. O trabalho termina com sugestões de melhorias não executadas, em especial para implementação do algoritmo de treinamento por gradiente descendente, com poucas modificações na arquitetura.